La computación basada en inteligencia artificial está entrando en una fase en la que la eficiencia energética ya no puede tratarse como un tema secundario. El entrenamiento y la ejecución de modelos de inteligencia artificial generativa, aprendizaje profundo y visión por computadora están empujando el consumo de energía eléctrica de los centros de datos hacia niveles comparables al consumo de países enteros. Las estimaciones muestran que los centros de datos consumieron alrededor de 415 teravatios-hora de electricidad en 2024, y para el final de la década esa cifra podría más que duplicarse. En este contexto, cada vatio ahorrado a nivel de chip se vuelve estratégicamente importante.

Un grupo de investigadores del Instituto Tecnológico de Massachusetts (MIT) ha desarrollado por ello una nueva plataforma para la integración de electrónica que intenta resolver el problema allí donde se origina: en la propia arquitectura del chip. En lugar de mantener los componentes lógicos y la memoria separados, como en los circuitos clásicos, los apilan verticalmente en una "pila" tridimensional compacta construida sobre el circuito ya existente. El nuevo enfoque permite que los transistores y los elementos de memoria se coloquen uno encima del otro en la parte trasera del chip, con lo cual se acorta drásticamente el camino que recorren los datos y se reducen las pérdidas de energía.

La clave de esta tecnología es la combinación de un nuevo material – óxido de indio amorfo – y un proceso de fabricación cuidadosamente optimizado que funciona a temperaturas significativamente más bajas que la tecnología CMOS clásica. Esto abre la posibilidad de actualizar circuitos de silicio ya terminados con "pisos" adicionales de lógica y memoria, sin destruir los transistores fabricados en la parte frontal de la línea de proceso. El resultado es una plataforma electrónica que promete una computación más rápida, menor consumo de energía y mayor densidad de integración, especialmente atractiva para aplicaciones como la IA generativa, el aprendizaje profundo y el procesamiento de imágenes en tiempo real.

El cuello de botella de la arquitectura clásica: lógica y memoria separadas

La mayoría de los sistemas informáticos actuales siguen dependiendo de una arquitectura que coloca la lógica (el procesador) y la memoria en bloques físicamente separados. Los transistores lógicos ejecutan instrucciones, mientras que los elementos de memoria – ya sea SRAM, DRAM o flash – sirven para almacenar datos y parámetros de modelos. Cada vez que el procesador necesita un dato, este debe "viajar" a través de una red de cables, interconexiones y buses. Este tráfico constante de información entre la lógica y la memoria se conoce como el cuello de botella de von Neumann y es hoy una de las principales fuentes de ineficiencia.

A medida que los modelos se vuelven cada vez más grandes y la cantidad de datos crece exponencialmente, el costo energético del mero movimiento de bits se vuelve mayor que el costo del cálculo. Los análisis muestran que una parte significativa de la energía en los centros de datos se destina precisamente a la transferencia de datos dentro del chip, entre chips, y hacia y desde la memoria externa. Además, cada salto adicional entre los niveles de la jerarquía de memoria introduce latencias y limita la velocidad total del sistema. Por lo tanto, una parte cada vez mayor de la investigación se dirige hacia el concepto de computación "en memoria" y hacia la integración tridimensional que acorta el camino de los datos.

Los chips CMOS estándar están estrictamente divididos en la parte frontal y trasera del proceso. En la parte frontal (front-end-of-line) se fabrican los componentes activos como transistores y condensadores, mientras que la parte trasera (back-end-of-line) sirve para enrutar los cables, interconexiones y metalización que conectan esos componentes en circuitos funcionales. Aunque a lo largo de los años la parte trasera del proceso ha experimentado mejoras significativas, sigue sirviendo principalmente como una "autopista para electrones", y no como una zona activa donde se lleva a cabo el cálculo.

El problema surge cuando queremos construir capas activas adicionales sobre los transistores ya formados en la parte frontal. Los transistores de silicio clásicos requieren altas temperaturas de procesamiento, a menudo varios cientos de grados Celsius, lo que dañaría o destruiría irreversiblemente los dispositivos que se encuentran debajo. Debido a esto, el apilamiento vertical de lógica y memoria dentro del mismo chip, con una densidad adecuada para los aceleradores de IA modernos, ha permanecido hasta ahora principalmente en el dominio de la teoría y las simulaciones.

Nueva estrategia: componentes activos en la parte trasera del chip

El equipo del MIT decidió "invertir" el enfoque habitual y utilizar la parte trasera del proceso como un espacio para la incorporación de capas activas adicionales. En lugar de intentar hornear silicio nuevamente a altas temperaturas, los investigadores desarrollaron transistores que pueden fabricarse a temperaturas de alrededor de 150 grados Celsius, directamente sobre las estructuras de la parte trasera. Así surge una capa adicional de lógica y memoria que se encuentra sobre el circuito CMOS existente, pero no lo daña.

La idea básica es que en un chip ya terminado, en el que los transistores de silicio clásicos siguen encargados de parte del trabajo, se añadan nuevas capas de transistores y memoria en la parte trasera. Estas capas asumen las tareas más intensivas en energía – por ejemplo, el procesamiento local de datos y el almacenamiento de parámetros de redes neuronales – mientras que la lógica básica en la parte frontal se utiliza como "ancla" de todo el sistema. El resultado es una arquitectura híbrida en la que diferentes materiales y tecnologías se complementan entre sí.

Para que tal enfoque tenga éxito, es necesario encontrar materiales que conserven buenas características electrónicas incluso en dimensiones muy pequeñas, pero que al mismo tiempo puedan depositarse a bajas temperaturas. Precisamente aquí entra en escena el óxido de indio amorfo, un material que en los últimos años ha atraído gran atención como candidato para transistores en la parte trasera de la línea de proceso y en la integración 3D monolítica.

Óxido de indio amorfo: un canal de dos nanómetros de espesor

El óxido de indio amorfo pertenece al grupo de los semiconductores de óxidos amorfos, materiales que ofrecen una combinación de alta movilidad de carga, buen escalado y la capacidad de depositarse en capas delgadas a temperaturas relativamente bajas. En el trabajo del MIT, este material asume el papel de canal activo de los transistores fabricados en la parte trasera del chip. El canal es la capa en la que se lleva a cabo la función clave del transistor – el encendido y apagado controlado del flujo de electrones entre la fuente y el drenaje.

Los investigadores lograron formar una capa de óxido de indio amorfo de un espesor de aproximadamente dos nanómetros, lo que es aproximadamente una docena de capas atómicas. En este régimen de películas ultra delgadas, cada defecto en la red del material tiene un impacto relativamente grande en el comportamiento del dispositivo. Son especialmente importantes las llamadas vacantes de oxígeno – lugares en la red donde falta un átomo de oxígeno – porque precisamente estos defectos pueden actuar como sitios donantes que proporcionan electrones libres necesarios para la conducción de corriente.

Para el correcto funcionamiento del transistor es necesario encontrar un equilibrio: muy pocas vacantes significan que el canal es un conductor demasiado débil y que el dispositivo es difícil de encender, mientras que demasiados defectos llevan a fugas de corriente, inestabilidad y mayor consumo de energía en el estado apagado. El equipo del MIT por ello dedicó gran parte del trabajo al control preciso del proceso de deposición y posterior procesamiento del óxido de indio amorfo, para que el número y la distribución de los defectos fueran exactamente los necesarios para un funcionamiento estable a escalas nanométricas.

El resultado es un transistor extremadamente pequeño con una capa de canal de solo unos pocos nanómetros, que puede cambiar de manera confiable entre los estados de encendido y apagado con muy poca energía adicional. Según los investigadores, tales transistores optimizados logran un rendimiento comparable, e incluso mejor, que las soluciones actualmente más avanzadas de su clase, con menor consumo de energía por operación.

Memoria integrada en el transistor: óxido de hafnio-circonio ferroeléctrico

Sobre la base del mismo enfoque, los investigadores también fabricaron transistores con memoria incorporada, también en la parte trasera del chip. Estos llamados transistores de memoria tienen dimensiones del orden de magnitud de 20 nanómetros, y utilizan óxido de hafnio-circonio ferroeléctrico como capa de memoria clave. Se trata de un material que puede retener dos estados estables de polarización eléctrica, lo que lo hace adecuado para memorias no volátiles de baja energía.

El óxido de hafnio-circonio ferroeléctrico (HfZrO o HZO) se ha convertido en los últimos diez años en una de las estrellas de la investigación en el campo de las memorias de nueva generación. A diferencia de los materiales ferroeléctricos más antiguos, este compuesto es compatible con el proceso CMOS estándar y puede cristalizarse a temperaturas que son lo suficientemente bajas para no dañar las estructuras existentes en la parte trasera de la línea de proceso. Debido a esto, el HZO se menciona cada vez más como candidato para la integración de memorias ferroeléctricas directamente en chips lógicos.

En la demostración del MIT, se añadió una capa ferroeléctrica de óxido de hafnio-circonio sobre el canal de óxido de indio amorfo, creando así un transistor de memoria compacto. Al cambiar la polarización de la capa ferroeléctrica, cambia el umbral efectivo de encendido del transistor, lo que permite el almacenamiento de estados lógicos sin necesidad de actualización constante. Tal enfoque combina las funciones de lógica y memoria en el mismo elemento físico, por lo que el mismo transistor puede utilizarse tanto para el procesamiento de datos como para su almacenamiento.

Estos transistores de memoria muestran un cambio de estado extremadamente rápido, del orden de magnitud de diez nanosegundos, lo que es tan rápido que se acerca a los límites de los instrumentos de medición utilizados en el experimento. Aún más importante es que ese cambio de estado se logra a voltajes significativamente más bajos que en dispositivos similares, lo que reduce adicionalmente el consumo total de energía.

Ganancia energética: menos movimiento de datos, más cálculo por julio

La unión de lógica y memoria en una estructura apilada verticalmente afecta dramáticamente el perfil energético del sistema. Cuando un transistor puede almacenar localmente el dato que está procesando, no hay necesidad de que los bits se envíen constantemente a través del chip y hacia la memoria externa. Cada salto eliminado a través de la jerarquía de memoria significa menos pérdidas en los cables e interconexiones, menos calentamiento y menos energía gastada en refrigeración.

Para los aceleradores de IA, en los que los mismos parámetros del modelo y los mismos bloques de datos se leen y escriben miles de millones de veces durante el funcionamiento, esta diferencia puede ser decisiva. Las estimaciones de organizaciones globales muestran que el consumo de energía eléctrica de los centros de datos podría aumentar para 2030 a alrededor de 950 teravatios-hora anualmente, principalmente debido al crecimiento de las cargas de trabajo de IA. Incluso un porcentaje relativamente pequeño de ahorro por chip, al nivel de unas pocas decenas por ciento menos de consumo por operación, puede convertirse en ahorros significativos a nivel de centros de datos enteros y sistemas energéticos.

El enfoque del MIT se encuadra por tanto en una estrategia más amplia de "IA eficiente", que cuenta no solo con fuentes de energía renovables y mejor infraestructura, sino también con una computación significativamente más eficiente en la propia base de silicio. Mediante el apilamiento vertical de transistores y memoria es posible lograr más operaciones por julio de energía, sin necesariamente aumentar la frecuencia de reloj o añadir un número cada vez mayor de núcleos convencionales.

Conexión con las tendencias globales en la industria de semiconductores

El trabajo del equipo del MIT se basa en una fuerte ola de investigación que en los últimos años busca formas de utilizar semiconductores de óxidos amorfos y materiales ferroeléctricos en la parte trasera del proceso para la integración 3D monolítica. Numerosos grupos académicos y laboratorios industriales ya han demostrado que el óxido de indio y materiales relacionados pueden depositarse en capas ultradelgadas, con alta movilidad de portadores de carga y funcionamiento estable con bajo consumo.

Paralelamente, se investigan intensamente las memorias ferroeléctricas basadas en óxido de hafnio y óxido de hafnio-circonio. Ofrecen almacenamiento de datos no volátil, posibilidad de funcionamiento a bajos voltajes y compatibilidad con las tecnologías de silicio existentes. Las últimas revisiones de la literatura muestran que los transistores ferroeléctricos pueden lograr tiempos de conmutación del orden de unos pocos nanosegundos, funcionamiento con niveles de voltaje por debajo de cinco voltios y resistencia de miles de millones de ciclos, lo que los convierte en candidatos serios para futuras memorias integradas y computación en memoria.

La demostración del MIT combina estas tendencias en un solo sistema: utiliza óxido de indio amorfo para construir transistores de baja temperatura en la parte trasera del chip y óxido de hafnio-circonio para la implementación de una memoria ferroeléctrica compacta. Además, los investigadores, en colaboración con socios, también han desarrollado modelos de rendimiento de estos transistores, lo cual es un paso clave para que tales elementos se incorporen en circuitos más grandes, como aceleradores para redes neuronales o procesadores especializados para visión por computadora.

Del prototipo de investigación a la aplicación industrial

Los nuevos transistores y elementos de memoria fueron presentados en la prestigiosa reunión IEEE International Electron Devices Meeting (IEDM), que se considera uno de los principales lugares donde la industria y la comunidad académica intercambian resultados sobre el futuro de la tecnología de semiconductores. El hecho de que en el trabajo participaran investigadores del MIT, la Universidad de Waterloo y el gigante industrial Samsung Electronics muestra que la idea del apilamiento vertical de lógica y memoria en la parte trasera del chip ya se está considerando muy seriamente también fuera del laboratorio.

El camino desde el prototipo de investigación hasta el producto comercial es, sin embargo, largo. Es necesario probar la fiabilidad del dispositivo en miles de millones de ciclos, demostrar que los nuevos materiales pueden fabricarse de manera reproducible en grandes series e integrar herramientas de diseño que permitirán a los ingenieros utilizar estos transistores y memorias en proyectos reales. El modelado de rendimiento, en el que trabajan el MIT y sus socios, es uno de los primeros pasos: permite simular ya hoy circuitos que utilizarían tales elementos y estimar su beneficio en comparación con las arquitecturas clásicas.

La industria de semiconductores explora simultáneamente también otros enfoques para el apilamiento tridimensional – desde tecnologías de memoria avanzadas hasta transistores lógicos que se apilan unos sobre otros en estructuras complementarias. Sin embargo, las soluciones que pueden integrarse en los procesos CMOS existentes, sin cambios drásticos en las plantas de producción, tienen las mayores posibilidades de adopción rápida. En este sentido, los semiconductores de óxidos amorfos y el óxido de hafnio-circonio tienen una ventaja importante porque ya encajan en la infraestructura existente.

Próximos pasos: escalado, optimización y nuevas funcionalidades

El equipo de investigación del MIT ya ha anunciado que los próximos pasos incluyen una mayor mejora del rendimiento de los transistores fabricados en la parte trasera, así como un control más fino de las propiedades del óxido de hafnio-circonio ferroeléctrico. El objetivo es aumentar simultáneamente la velocidad de funcionamiento, reducir los voltajes requeridos y mantener la estabilidad durante el funcionamiento a largo plazo. En ello, la comprensión de la física fundamental a nivel de dominios ferroeléctricos individuales en estructuras nanométricas también jugará un papel importante.

Es especialmente interesante que estos transistores de memoria en miniatura sirvan no solo como elementos funcionales, sino también como plataforma experimental para estudiar la física de los ferroeléctricos en dimensiones extremadamente escaladas. Al observar cómo se comportan los dominios en estructuras del tamaño de solo unas pocas decenas de nanómetros, los investigadores pueden probar modelos teóricos e idear nuevas formas de utilizar la ferroelectricidad en la computación, sensores o circuitos neuromórficos.

En un sentido más amplio, el trabajo del equipo del MIT es parte de una carrera global por nuevos materiales y arquitecturas que podrían reemplazar o actualizar el silicio cuando nos acerquemos a los límites físicos de su escalado. La combinación de integración tridimensional, nuevos semiconductores y memorias ferroeléctricas ofrece un camino hacia chips que simultáneamente proporcionan mayor potencia de procesamiento, menor consumo de energía y una organización de datos más flexible – exactamente lo que se necesita para que la inteligencia artificial generativa y otras herramientas intensivas en datos puedan desarrollarse sin provocar una crisis energética.

Aunque pasará tiempo antes de que tales transistores y memorias cobren vida en productos masivos, la dirección es clara: las futuras generaciones de sistemas informáticos se parecerán cada vez más a estructuras en capas en las que los datos se procesan donde se crean, y la frontera entre la lógica y la memoria desaparece gradualmente. En ese escenario, soluciones como la plataforma del MIT para el apilamiento de transistores y memoria en la parte trasera del chip pueden desempeñar un papel importante en el mantenimiento del crecimiento de la potencia informática, manteniendo al mismo tiempo el consumo de energía bajo control.